模拟电路与数字电路的区别是什么？

模拟电路与数字电路的区别

1.电路的输入、输出信号的类型不同 数电：工作信号是数字信号“0”“1”，且信号的幅度只有高低两种电平，数值上是离散的。 模拟：随时间缓慢变化的信号，数值上是连续的。

2.对电路的要求不同

数电：是实现输入输出的数字量之间实现一定的逻辑关系。

模电：要求电路实现模拟信号的放大、变换、产生。

3.电路中三极管的作用和工作区域不同 数电：三极管作为开关使用且工作在截至和饱和区。

模电：三极管作为放大元件，其工作在放大区。

4.所有的分析方法不同

数电：主要分析输入输出信号之间的逻辑关系，使用逻辑代数，真值表、卡诺图等分析方法。

模电：通常采用图解法和微变等效电路法。

现在的嵌入式系统，电子电路设计一般都是数字电路，只有数字信号，高低两种电平，只要分析输入输出信号的逻辑关系，不需要自己设计复杂的电子电路，简化了硬件设计的工作量、复杂度和调试周期。

数字IC设计流程

1、需求分析与规格制定

对市场调研，弄清需要什么样功能的芯片。

芯片规格，也就像功能列表一样，是客户向芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

　　2、架构设计与算法设计

根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。

3、HDL编码

　　使用硬件描述语言（VHDL，Verilog HDL）分模块以代码来描述实现，RTL coding，linux环境下一般用Gvim作为代码编辑器。

　　4、功能

验证就是检验编码设计的正确性。不符合规格要重新设计和编码。设计和验证是反复迭代的过程，直到验证结果显示完全符合规格标准。该部分称为前。

　　5、逻辑综合――Design Compiler

　　验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。

综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。如果你用的是PC Astro那你可用write_milkway,read_milkway传递数据。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做验证（这个也称为后）

逻辑综合工具：Synopsys的Design Compiler，工具选择上面的三种工具均可。

　　6、静态时序分析——STA

Static Timing Analysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑***需要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

数字ic后端设计（二)

4.时钟树生成(CTS Clock tree synthesis) 。

芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.

5. STA 静态时序分析和后。

时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。作为改善方式，就是导入FinFET（Tri-Gate）这个概念，如右上图。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后。对Astro 而言，在detail routing 之后，

用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会更准确。

6. ECO(Engineering Change Order)。

针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。

8. 布线(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。可测试性设计（即DesignForTest），通常用来检测和调试生产过程中的良率问题。--Timing report clear

IC?耐久性测试

耐久性测试项目（Endurance test items ）Endurance cycling test, Data retention test①周期耐久性测试（Endurance Cycling Test ）

目的: 评估非挥发性memory器件在多次读写算后的持久性能

Test Method: 将数据写入memory的存储单元，在擦除数据，重复这个过程多次

测试条件: 室温，或者更高，每个数据的读写次数达到100k~1000k

具体的测试条件和估算结果可参考以下标准

MIT-STD-883E Method 1033

②数据保持力测试（Data Retention Test）

目的: 在重复读写之后加速非挥发性memory器件存储节点的电荷损失

测试条件: 在高温条件下将数据写入memory 存储单元后，多次读取验证单元中的数据

失效机制：150℃

具体的测试条件和估算结果可参考以下标准：

MIT-STD-883E Method 1008.2

在了解上述的IC测试方法之后，IC的设计制造商就需要根据不用IC产品的性能，用途以及需要测试的目的，选择合适的测试方法，的降低IC测试的时间和成本，从而有效控制IC产品的质量和可靠度。