数字集成电路设计操作？

C设计，掌握硬件描述语言和数字电路设计基础知识固然是非常重要的，此外工具的使用也很重要。人和其它动物的重要区别就是，人可以制造和使用工具。借助工具可以大大提高工作效率。

一、介绍

synopsys ic compiler (v2005.linux)是基于Galaxy设计平台开发的产品。主要的工具有：

LEDA

LEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力

VCS

VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有、大规模和的特点，适用于从行为级、RTL到Sign-Off等各个阶段。一般来说，综合完成后需要再次做验证（这个也称为后）逻辑综合工具：Synopsys的DesignCompiler，工具选择上面的三种工具均可。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。

Scirocco

Scirocco是迄今为止的VHDL模拟器，并且是市场上为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。在所有检查和验证都正确无误的情况下把后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。

IC，你应该知道的半导体科普知识

尺寸缩小有其物理限制

不过，制程并不能无限制的缩小，当我们将晶体管缩小到 20 奈米左右时，就会遇到量子物理中的问题，让晶体管有漏电的现象，抵销缩小 L 时获得的效益。作为改善方式，就是导入 FinFET（Tri-Gate）这个概念，如右上图。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的。在 Intel 以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。

（Source：www.slideshare.net）

更重要的是，藉由这个方法可以增加 Gate 端和下层的接触面积。在做产品验证时我们往往会遇到三个问题，验证什么，如何去验证，哪里去验证，这就是what,how,where的问题了。在传统的做法中（左上图），接触面只有一个平面，但是采用 FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让 Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。

后，则是为什么会有人说各大厂进入 10 奈米制程将面临相当严峻的挑战，主因是 1 颗原子的大小大约为 0.1 奈米，在 10 奈米的情况下，一条线只有不到 100 颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不的现象，影响产品的良率。数字IC就是传递、加工、处理数字信号的IC，是近年来应用广、发展快的IC品种，可分为通用数字IC和专用数字IC。

如果无法想象这个难度，可以做个小实验。在桌上用 100 个小珠子排成一个 10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，后使他形成一个 10×5 的长方形。在电流密度很高的导体上，电子的流动会产生不小的动量，这种动量作用在金属原子上时，就可能使一些金属原子脱离金属表面到处流窜，结果就会导致原本光滑的金属导线的表面变得凹凸不平，造成性的损害。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

随着三星以及台积电在近期将完成 14 奈米、16 奈米 FinFET 的量产，两者都想争夺 Apple 下一代的 iPhone 芯片代工，我们将看到相当精彩的商业竞争，同时也将获得更加省电、轻薄的手机，要感谢摩尔定律所带来的好处呢。

驱动Ic综合的过程有哪些？

转换：将HDL/VHDL的描述，转换成***于工艺的寄存器传输级（RTL）网标，其中这些RTL模块之间通过连线，实现互通互联。

映射：在综合环境中，目标工艺库（例如：T******0﹨T***C22），将RTL级网标映射到目标工艺库上面，形成门级网标。

优化：设计人员添加相应的时序、面积约束。接着就是检查程序功能的正确性并持续修改，直到它满足期望的功能为止。综合器以满足约束条件为目标，进行网标级别的优化。约束不同，然后得到的网标会不一样，并且，DC的合成策略是时序优先，所以只有在满足时序约束的基础上，才会进行面积的优化。如果经过优化，依然不能满足时序要求，则在后面时序报告中，将会出现时序违例的路径，在前端综合过程中，我们一般只考虑建立时间（setup time）。设计人员需要分析时序违例的路径，进行各种处理，直到满足建立时间约束。

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集成电路芯片有什么归类？

一、作用构造归类

集成电路芯片，又称之为IC，按其作用、构造的不一样，能够 分成模拟集成电路芯片、数据集成电路芯片和数/模混和集成电路芯片三大类。

二、加工工艺归类

集成电路芯片按加工工艺可分成半导体材料集成电路芯片和膜集成电路芯片。

三、导电性种类不一样

集成电路芯片按导电性种类可分成双极型集成电路芯片和单极型集成电路芯片，她们全是数据集成电路芯片。

双极型集成电路芯片的加工工艺繁杂，功能损耗很大，意味着集成电路芯片有TTL、ECL、HTL、LST-TL、STTL等种类。南桥芯片则提供对KBC(键盘控制器)、RTC(实时时钟控制器)、USB(通用串行总线)、UltraDMA/33(66)EIDE数据传输方式和ACPI(能源管理)等的支持。单极型集成电路芯片的加工工艺简易，功能损耗也较低，便于做成规模性集成电路芯片，意味着集成电路芯片有CMOS、NMOS、PMOS等种类。