数字IC设计流程

1、需求分析与规格制定

对市场调研，弄清需要什么样功能的芯片。

芯片规格，也就像功能列表一样，是客户向芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

　　2、架构设计与算法设计

根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。

3、HDL编码

　　使用硬件描述语言（VHDL，Verilog HDL）分模块以代码来描述实现，RTL coding，linux环境下一般用Gvim作为代码编辑器。

　　4、功能

验证就是检验编码设计的正确性。不符合规格要重新设计和编码。设计和验证是反复迭代的过程，直到验证结果显示完全符合规格标准。该部分称为前。

　　5、逻辑综合――Design Compiler

　　验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。

综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。6、静态时序分析——STAStaticTimingAnalysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）。一般来说，综合完成后需要再次做验证（这个也称为后）

逻辑综合工具：Synopsys的Design Compiler，工具选择上面的三种工具均可。

　　6、静态时序分析——STA

Static Timing Analysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。(对synopsys的Astro而言，经过综合后生成的门级网表，时序约束文件SDC是一样的,Pad的定义文件--tdf，。

数字IC设计常用的数制换算？

1、几种常用数制

1.1、十进制

十进制的每一位由0~9十个数码表示，低位和相邻高位之间的关系是“逢十进一”。计数方式：0→1→。。。→9→10→11→。。。→19→20→21→。。。→29→30→31。。。

1.2、二进制

二进制的每一位由0、1表示，低位和相邻高位之间的关系是“逢二进一”。计数方式：0→1→10→11→100→101。。。

1.3、八进制

八进制的每一位由0~7表示，低位和相邻高位之间的关系是“逢八进一”。计数方式：0→1→。。。→7→10→11→。。。→17→20→21→。。。→27→30→31→。。。

1.4、十六进制

十六进制的每一位由0~9、A、B、C、D、E、F十六数码表示，低位和相邻高位之间的关系是“逢十六进一”。计数方式：0→1→.。。。→9→A→B→C→D→E→F→10→11→。。。1F→20→21→。。。→2F→30→31。。。

2、不同数制之间的转换

2.1、二进制与十进制转换

2.1.1 二-十转换

将二进制数的第N位数值乘以第N位的权重，其中第N位的权重为2?（注：m位二进制数从右向左分别记为第0,1，。。。，m-1位，位是第0位，位是第m-1位），然后将相乘的结果按十进制数相加，就可以得到等值的十进制数。

举个栗子：（101）?=1×22 0×21 1×2?=（5）?? ，这个二进制数第2位是1，它的权重是22，相乘为1×22；北桥芯片提供对CPU的类型和主频、内存的类型和容量、ISA/PCI/AGP插槽、ECC纠错等支持。位是0，它的权重是21，相乘为0×21；第0位是1，它的权重是2?，相乘为1×2?，后将每一位的乘积按十进制运算相加。

数字ic后端设计（二)

4.时钟树生成(CTS Clock tree synthesis) 。

芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.

5. STA 静态时序分析和后。

时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。后则是确立这颗IC的实作方法，将不同功能分配成不同的单元，并确立不同单元间链接的方法，如此便完成规格的制定。确认没有时序违规后，将这来两个文件传递给前端人员做后。对Astro 而言，在detail routing 之后，

用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会更准确。

6. ECO(Engineering Change Order)。

针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。

8. 布线(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。可靠性（Reliability）则是对产品耐久力的测量，它回答了一个产品生命周期有多长，简单说，它能用多久的问题。--Timing report clear

数字IC测试仪的研究

随着集成电路技术的飞速发展,集成电路的测试技术已成为集成电路产业发展重要支撑之一,也是保证集成电路性能、质量的关键手段之一。目前,集成电路测试仪一般价格比较高,但在电子实验室的实验中经常需要测试中、小规模数字IC好坏,数字集成电路的测试又是一项经常性的工作,所以,自己设计一台经济实用的集成电路测试仪是非常必要的。学习“数字集成电路基础”是一切的开始，可以说是进入数字集成电路门槛的步。

研究了国内外集成电路测试技术,提出了基于单片机系统的数字IC测试仪的设计,设计包括硬件系统设计和软件系统设计。的***是硬件系统电路设计。设计包括AT89C52单片机的选择,可编程I/O接口,电源系统、键盘、复位电路,LED显示接口CH451,计算机与单片机串行通信接口MAX232,测试插座接口,上位计算机等。所以实际上介质层和硅之间有一层不是纯SiO2SiO2是SiOHSiOH，问题由此产生。硬件系统各功能单元电路的设计全部采用模块化,每部分电路的选择都经过比较和优化设计,便于以后硬件的升级。 针对单片机电源电路带负载能力的扩流和测试插座接口电路的设计及数字IC测试向量编码方法等方面进行了改进,提高了硬件系统的可靠性,简化了软件编程,并借助EDA技术进行了验证。