2. 超小尺寸MEMS封装方案（Flip chip Stack Die ）

样品展示：客户提供传感器的原理图，要求封装成世界同类产品中国i际先i进国内第i一的小尺寸MEMS。捷研芯应用Flip chip和3D堆叠工艺实现产品尺寸微型化到传统尺寸的50%。

3.通用基板和测试治具设计

封装特点：用于IC验证的通用封装和测试方案，降低芯片验证周期1个月，软板封装，降低60%封测验证成本。此方案是设计几款通用的基板和测试平台，陶瓷封装厂家，客户需要验证芯片性能时可以提供一站式快速封装和验证服务。

板级工艺也正在为其他市场进行研发。该行业正在以板级的方式开发扇出型封装。这与板级嵌入式芯片封装并不相同。

与此同时，在嵌入式芯片流程中，裸片被贴装在基板的核心位置。裸片会并排放置在其中的一层中。ASE的Geirber说：“那么，***终会在裸片上层压一种材料。然后，回来用激光照射该材料来形成焊盘（pad）。接着，进行图形化工艺再在其上贴装电路板。”

其成果就是将嵌入式芯片的厚度减小到260~300μm。Geriber补充道：“在嵌入式芯片中，可以集成的裸片数量是没有限制的。但大多数情况都将集成芯片的数量保持在4个或更少。因为嵌入的裸片越多，良率损失的风险就越大。”

这项技术有对电热管理有利。Gerbier继续解释：“这与正在进行的如TSV的3D堆叠解决方案没什么不同。裸片排列更紧凑，封装，这样互连会更短。当在嵌入式技术上进行互连工艺时，就是在pad的顶部构建了布线层。因此当创建通孔或连接点与pad连接，我发现一种无需焊料就可以实现互连的方法，这就是copper-to-copper。从可靠性的角度来看，如果材料匹配，COB封装厂家，就不会有太多问题。”

在SESUB中，***通用的配置是4层基板的嵌入式封装，有些也会开发2层、5层或6层的基板。

该技术对于输入输出（I/O）数量的理想数值是400。line/space的规范是大于等于10μm。pad尺寸为80μm，pad间的间距为120μm。Gerbeir说：“到2018年和2019年，pad尺寸有望会降为30μm，间距降为50μm。”

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