随着数据链路和内存链路的不断发展， 芯片之间的 IO 接口速度已超出 10GB/s。 但信号

带宽受到 IO 电容的严重影响， 为了消除 IO 电容造成的信号损耗， 原始的方案是使用高灵

敏度接收单元或者增添均衡器， 但这样会增加额外电路成本和功耗， 所以降低 IO 电容是一

个研究方向。

IO 电容有多个组成部分， 占比的是 ESD 结构电容（因为要提供满足要求的 ESD 容

限，导致电容较大），为了满足 2KV HBM 和 500V CDM 等 ESD 设计要求， ESD 电容很难做小，

例如， 将其降到 0.4pF 非常困难。

除了 ESD 电容外， 金属走线、 有源器件、 开关等的寄生电容对 IO 电容也有贡献， 因此，

将 IO 电容控制在 1PF 是比较困难的

随着时钟频率日益提升，目前项目已应用到6、7GHz时钟频率，较长的时钟走线不能单纯认为是直连短接线，需要根据时钟频率和线长比较分析，决定采用短接线、集总模型、传输线模型其中一种。

在电路设计中传输线在RF领域和数字时域都广泛使用，因此都应有一种模型判断方案，帮助我们清晰的选择传输线模型。

后续会提供两种判断方案，分别是时域分析方案，频域分析方案。并给出各方案的判断条件。也会进行案例分析，说明各模型在项目设计中需要考虑寄生参数的范围，常规calibre的RC提参是否能满足设计需要，寄生电感是否需要被考虑等问题会进行具体说明。

我司能提供项目需求的无源器件模型库，项目人员可以按需选用。并针对当前IC设计碰到的诸多问题，提供无源器件综合的流程方案，为项目无源器件综合提供指导：

（1）

我司提供器件指标优化方案，根据项目实际需求，生成精准目标值的模型；提供扫描方案，帮助项目进行器件尺寸扫描遍历，方便设计参数值和IC面积或成本上的折中取舍。

（2）

我司提供流程方案，对器件尺寸调整，来节约版图面积，尤其对于电感这种占用较大面积器件，要充分考虑其面积调节，保证版图面积较高的利用率。

（3）

我司提供流程方案，对模型长宽比合理调整，来适应版图不规则区域放置，保证版图布局正常进行。

（4）

针对***工艺中，PDK无法提供的无源器件模型问题，按照我司提供的器件综合流程可生成无源器件模型，并满足指标要求。

（5）

针对项目设计中，涉及的非常规复杂无源器件，我司能够提供支持，协助建模。

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