ABBAO8903BSC690072R1在T2的下降沿，RAS逻辑采样状态机A的状态，锁存的地址线和总经状态信号。如果状态机A在A1状态（存储器读、写或刷新周期）并且总线周期为DRAM使用，则XC95C36插入RAS信号。在T2的上升沿，状态机A也采样锁存的地址线。如果总线周期被DRAM占用，状态机A将从状态A1转移到A2，否则状态机A转换到A3。至此控制转移到状态机B。MUX逻辑采样RAS和BHE引脚的状态。如果RAS有效（指示DRAM在访问），并且总线周期下是刷新周期，XC95C36将插入MUX。MUX在行列地址之间切换，以便进行DRAM的读写操作。在T3的下降沿，状态机B采样状态机A。如果状态机A处于状态A2（DRAM访问）或状态A3（存储器读或写，但不是DRAM访问），状态机B从状态B0转到B1。如果总线周期是一个DRAM访问周期，XC95C36继续保持RAS有效。CAS逻辑采样MUX的状态、锁存地址A0、BHE和总线周期状态。如果MUX有效（指示DRAM读或写），并且访问低字节，则XC95C36插入LCAS；如果MUX有效，并且微处理器访问高字节，XC95C36插入UCAS。DRAM读访问和DRAM刷新访问不同之处在于：对刷新来说，不需要MUX、UCAS和LCAS。在T3的上升沿，状态机A等待状态机B中断此序列。如果MUX有效（DRAM读或写），它将保持有效。有下一个降沿，状态机B采样总线状态信号。如果状态信号仍然有效，则此状态为等待状态Tw，状态机B保持在状态B1。如果这个状态是等待状态，并且RAS有效（DRAM访问），RAS保持有效；如果状态为等待状态，并且UCAS和LCAS有效（DRAM读或写），UCAS和LCAS保持有效。在等待状态的上升沿，状态机A继续等待状态机B来中断此序列。如果MUX有效（DRAM读或写），则它在T3状态里保持有效。如果微处理器状态信号无效，这个状态则是一个T4状态，状态机B从B1转到B2.如果状态是一个T4状态，并且RAS有效（DRAM访问），则RAST4状态，并且RAS有效（DRAM访问），则RAS逻辑也检测无效状态信号，并且XC95C36关闭RAS信号；如果状态是一个T4状态，并且UCAS和LCAS有效（DRAM读或写），则CAS逻辑也采样总线状态信号；如果状态信号无效，则XC95C36关闭UCAS和LCAS信号。在T4的上升沿，状态机A采样状态机B的状态。在状态机B处于B2状态的情况下，状态机A从A2状态（DRAM访问）或A3状态（存储器读或写，但不是DRAM访问）转到A0。如果MUX有效，MUX逻辑检查RAS的状态；如果RAS无效（指示一个终止周期），XC95C36关闭MUX。在下一个CLKOUT下降沿，状态机B无条件地从状态B2转到B0，终止DRAM序列。控制转移给状态机A。三、80C186XLRCU单元的编程要使DRAM正常工作，就必须对80C186XL中与DRAM刷新有关的寄存器进行正确编程。这些寄存器包括：刷新时钟间隔寄存器（RFTIME寄存器）、刷新基地址寄存器（RFbase寄存器）和刷新控制寄存器（RFCON寄存器）。刷新时钟间隔寄存器（RFTIME寄存器）的编程公式为：Trefresh×fcpu/（Rrow+Rrows×补偿因子）。V53C8258的技术参数规定，其刷新周期Trefresh为8ms，存储阵列行数Rrows为512。考虑到RCU取得总线控制权的***，补偿因子取0.05。因此，微处理器在fcpu=20MHz工作频率下，RFTIME寄存器的取值为：0.008×20×106/（512+512×0.05），约为297.刷新基地址寄存器（RFbase寄存器）的编程。该寄存器的高7位，规定了DRAM容量大小。系统使用两片V53C8258情况下，RFbase的取值为00H，DRAM占用微处理器的存储空间的00000H～7FFFFH（512KB）。***后通过将刷新控制寄存器（RFCON寄存器）的REN位置位，来启动刷新控制单元。若使用80C186XL的节电模式，则要求重新编程这些值。在写节电控制寄存器前，必须先用要时钟分频值去除原先设置在刷新间隔寄存器的值，来重新设置寄存器。四、结束语现在DRAM、CPLD的价格非常低，这样设计者有机会在嵌入式计算机系统设计中考虑采用DRAM。80C186XL嵌入式微处理器广泛应用于嵌入式计算机、程控通信和工业控制系统中，具有良好的性价比，其性能和功能是80C31、80C196等单片机无法比拟的，并能充分利用大量的PC平台软件。本解决方案已在家庭电子证券产品中采用，获得了良好的经济效益和社会效益。掌握CPLD技术和VHDL语言设计技巧是提升产品技术含量的重要途径。上述CPLD还留在一些引脚和内部资源未使用，只要设计者将VHDL源代码稍微作一些修改，就可以用这些引脚控制新增加的DRAM，提供总线准备输出信号或DMA响应信号。如果采用引脚数和宏单元较多的XC9672或XC95108CPLD，就可以将D触发器（74HC74）、多路地址切换器（74HC157）、数据收发器（74HC245）和地址总线锁存器（74HC373）等其它分立逻辑器件的功能全部集成到CPLD中，这样系统集成度和可靠性将更加提高。B***80B-350BA20469DV10-29-4IBO6FC5303-1AF02-0AK0MKIMLL1200MKIDV10-84-4I0FSSB***80C-475CD//SSB***80***75CDSSB***80C-3150CX//SSB***80C3150CXSSB***80N-2150CX//SSB***80N2150CXACS600-6010053S00C12000016FC5210-0DA20-2AA18LSA74.EB030D00-0DDS02.2-W050-BE12-01MDD112A-N-020-N2L-130PAOAX5206-00006SC6506-0AA00BTS10-5/10-2-RL-7236RB2105-0SG01AO6B-0346-B357CPX-M-EPL-EV5502126ES5924-3SA12A06B-6066-H011MAC112B-3-PD-2-C/130-B-0FMB-BlickleHydraulikaggregatSE-B5.700.030-10-000SE-B5.700.030-10-0121FK7083-5AF71-1KHO160PowerSupply160-00215.F1.R30-4A29Ver.-No.4.008-39-2372V2.017KVA1FK7042-5AF71-1FU5-Z6SN2483-2BF00-0GH0)